generated from saji/ecp5-template
add basic verilator sim
This commit is contained in:
parent
b248c4d731
commit
d4df01f5c6
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@ -58,6 +58,9 @@
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# loader
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# loader
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openfpgaloader
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openfpgaloader
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ecpdap # easier to poke probes.
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ecpdap # easier to poke probes.
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# for building the simulator
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cmake
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];
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];
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};
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};
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});
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});
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2
sim/.gitignore
vendored
Normal file
2
sim/.gitignore
vendored
Normal file
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@ -0,0 +1,2 @@
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build/
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.cache/
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36
sim/CMakeLists.txt
Normal file
36
sim/CMakeLists.txt
Normal file
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@ -0,0 +1,36 @@
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cmake_minimum_required(VERSION 3.20)
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include(FetchContent)
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project(groovylight-sim)
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set(CMAKE_CXX_STANDARD 20)
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set(CMAKE_C_STANDARD 11)
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FetchContent_Declare(
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dear_imgui
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GIT_REPOSITORY https://github.com/ocornut/imgui.git
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GIT_TAG 231cbee0fc4f59dbe5b8b853a11b08dc84e57c65 # version 1.90.5
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)
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FetchContent_Declare(
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sokol
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GIT_REPOSITORY https://github.com/floooh/sokol.git
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GIT_TAG 55bc9cf3fa4051d485d10412c75c893c3135e885
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)
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FetchContent_MakeAvailable(sokol dear_imgui)
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set(CMAKE_EXPORT_COMPILE_COMMANDS TRUE)
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find_package(verilator HINTS $ENV{VERILATOR_ROOT})
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add_executable(sim)
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target_sources(sim PRIVATE
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src/main.cpp
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)
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list(APPEND VSOURCES ../verilog/hub75e.sv ../verilog/lineram.v)
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verilate(sim SOURCES ${VSOURCES} TRACE VERILATOR_ARGS -Wno-MULTITOP)
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160
sim/src/main.cpp
Normal file
160
sim/src/main.cpp
Normal file
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@ -0,0 +1,160 @@
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#include "Vhub75e.h"
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#include "verilated.h"
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#include "verilated_vcd_c.h"
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#include <array>
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#include <cstdint>
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#include <memory>
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#include <queue>
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#include <stdio.h>
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#include <vector>
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// slices the RGB values for us.
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uint8_t rgb_slice(uint32_t rgb, uint8_t bit) {
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if (bit > 8) {
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// todo: panic
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return 0;
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}
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uint8_t r = (rgb >> (16 + bit)) & 1;
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uint8_t g = (rgb >> (8 + bit)) & 1;
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uint8_t b = (rgb >> bit) & 1;
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return (r << 2) & (g << 1) & (b << 1);
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}
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class HUB75Reciever {
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typedef std::vector<unsigned char> row_array;
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int xsize;
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int ysize;
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row_array row_upper;
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row_array row_lower;
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// the previous row values that were latched in.
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std::vector<row_array> past_rows;
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// the pulse width for each output, in clock cycles.
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std::vector<int> pulse_widths;
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int bit_position = 7; // the bit that is currently being shifted in
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int output_period_cnt;
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// if oe = 0, count clocks. when oe = 1, store value into
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// pulse_widths[display_bit];
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// previous latch value, used to identify when to latch.
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unsigned char prev_latch = 0;
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// previous display clock value, used to detect rising edge.
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unsigned char prev_display_clk = 0;
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unsigned char prev_oe = 0;
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public:
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HUB75Reciever(int xsize, int ysize) : row_upper(xsize, 0) {
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this->xsize = xsize;
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this->ysize = ysize;
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};
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// evaluates the reciever.
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void eval(const int oe, const int latch, const int display_clk,
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const int rgb0) {
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if (prev_display_clk == 0 && display_clk == 1) {
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// display clock rising edge.
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row_upper.push_back(rgb0);
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|
}
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if (prev_latch == 0 && latch == 1) {
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||||||
|
// latch in the data: reverse the rows, and pu
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|
std::reverse(row_upper.begin(), row_upper.end());
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||||||
|
past_rows.push_back(row_upper);
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|
row_upper.clear();
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|
}
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|
if (oe == 0) {
|
||||||
|
if (prev_oe == 1) {
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||||||
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// falling edge.
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|
output_period_cnt = 0;
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} else {
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||||||
|
output_period_cnt++;
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||||||
|
}
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||||||
|
} else {
|
||||||
|
// rising edge: store the output
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|
}
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||||||
|
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||||||
|
// update previous values
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|
prev_display_clk = display_clk;
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||||||
|
prev_latch = latch;
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||||||
|
prev_oe = oe;
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||||||
|
}
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||||||
|
};
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||||||
|
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||||||
|
class FakeBRAM {
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||||||
|
std::array<uint64_t, 512> ram{};
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||||||
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||||||
|
std::queue<uint16_t> addr_lookup_q;
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||||||
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||||||
|
public:
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||||||
|
FakeBRAM(int latency) : addr_lookup_q() {
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||||||
|
for (int i = 0; i < latency; i++) {
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||||||
|
addr_lookup_q.push(0);
|
||||||
|
}
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||||||
|
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||||||
|
for (int i = 0; i < ram.size(); i++) {
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||||||
|
ram[i] = i;
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|
}
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||||||
|
};
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||||||
|
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||||||
|
uint64_t tick(int addr) {
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||||||
|
// we push and pop in the same tick: this way we keep the queue the same
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|
// size, acting as a pipeline delay.
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||||||
|
addr_lookup_q.push(addr);
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auto addr_to_load = addr_lookup_q.front();
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|
addr_lookup_q.pop();
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|
return ram.at(addr_to_load);
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|
}
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||||||
|
// TODO: allow accessing/setting the data
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|
};
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void LineDriverTest(VerilatedContext &ctx) {
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// create the hub75e driver and run some basic tests
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// we generate 512 random color values (24 bits)
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// we load them in.
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unsigned long counter = 0; // counts positive edges.
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unsigned long simtime = 0;
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auto dut = std::make_unique<Vhub75e>(&ctx, "dut");
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||||||
|
VerilatedVcdC *m_trace = new VerilatedVcdC;
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|
dut->trace(m_trace, 5);
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auto bram = FakeBRAM(1);
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|
printf("Performing basic test\n");
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bool done = false;
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m_trace->open("waveform.vcd");
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while (!done) {
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|
dut->clk ^= 1; // toggle clock
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dut->eval();
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|
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||||||
|
if (dut->clk == 1) {
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||||||
|
// rising edge.
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|
counter++;
|
||||||
|
dut->pixbuf_data = bram.tick(dut->pixbuf_addr);
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||||||
|
}
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||||||
|
dut->write_trig = counter < 20 ? 1 : 0;
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||||||
|
if (counter >= 250000) {
|
||||||
|
done = true;
|
||||||
|
}
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||||||
|
m_trace->dump(simtime);
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||||||
|
simtime++;
|
||||||
|
}
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|
m_trace->close();
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||||||
|
};
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||||||
|
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||||||
|
int main() {
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|
auto ctx = std::make_unique<VerilatedContext>();
|
||||||
|
ctx->traceEverOn(true);
|
||||||
|
printf("hello world!\n");
|
||||||
|
LineDriverTest(*ctx);
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||||||
|
};
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||||||
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@ -1,115 +1,119 @@
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||||||
module lineram (
|
module lineram (
|
||||||
input [35:0] din,
|
input [35:0] din,
|
||||||
input [8:0] addr_w,
|
input [8:0] addr_w,
|
||||||
output wire [35:0] dout,
|
output reg [35:0] dout,
|
||||||
input [8:0] addr_r,
|
input [8:0] addr_r,
|
||||||
input write_en,
|
input write_en,
|
||||||
input read_clk,
|
input read_clk,
|
||||||
input write_clk
|
input write_clk
|
||||||
);
|
);
|
||||||
|
|
||||||
// `ifdef YOSYS
|
`ifdef YOSYS
|
||||||
// // use the ECP5 primitive.
|
// use the ECP5 primitive.
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||||||
// PDPW16KD ram (
|
PDPW16KD #(.REGMODE("OUTREG")) ram (
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||||||
// .DI0 (din[0]),
|
.DI0 (din[0]),
|
||||||
// .DI1 (din[1]),
|
.DI1 (din[1]),
|
||||||
// .DI2 (din[2]),
|
.DI2 (din[2]),
|
||||||
// .DI3 (din[3]),
|
.DI3 (din[3]),
|
||||||
// .DI4 (din[4]),
|
.DI4 (din[4]),
|
||||||
// .DI5 (din[5]),
|
.DI5 (din[5]),
|
||||||
// .DI6 (din[6]),
|
.DI6 (din[6]),
|
||||||
// .DI7 (din[7]),
|
.DI7 (din[7]),
|
||||||
// .DI8 (din[8]),
|
.DI8 (din[8]),
|
||||||
// .DI9 (din[9]),
|
.DI9 (din[9]),
|
||||||
// .DI10(din[10]),
|
.DI10(din[10]),
|
||||||
// .DI11(din[11]),
|
.DI11(din[11]),
|
||||||
// .DI12(din[12]),
|
.DI12(din[12]),
|
||||||
// .DI13(din[13]),
|
.DI13(din[13]),
|
||||||
// .DI14(din[14]),
|
.DI14(din[14]),
|
||||||
// .DI15(din[15]),
|
.DI15(din[15]),
|
||||||
// .DI16(din[16]),
|
.DI16(din[16]),
|
||||||
// .DI17(din[17]),
|
.DI17(din[17]),
|
||||||
// .DI18(din[18]),
|
.DI18(din[18]),
|
||||||
// .DI19(din[19]),
|
.DI19(din[19]),
|
||||||
// .DI20(din[20]),
|
.DI20(din[20]),
|
||||||
// .DI21(din[21]),
|
.DI21(din[21]),
|
||||||
// .DI22(din[22]),
|
.DI22(din[22]),
|
||||||
// .DI23(din[23]),
|
.DI23(din[23]),
|
||||||
// .DI24(din[24]),
|
.DI24(din[24]),
|
||||||
// .DI25(din[25]),
|
.DI25(din[25]),
|
||||||
// .DI26(din[26]),
|
.DI26(din[26]),
|
||||||
// .DI27(din[27]),
|
.DI27(din[27]),
|
||||||
// .DI28(din[28]),
|
.DI28(din[28]),
|
||||||
// .DI29(din[29]),
|
.DI29(din[29]),
|
||||||
// .DI30(din[30]),
|
.DI30(din[30]),
|
||||||
// .DI31(din[31]),
|
.DI31(din[31]),
|
||||||
// .DI32(din[32]),
|
.DI32(din[32]),
|
||||||
// .DI33(din[33]),
|
.DI33(din[33]),
|
||||||
// .DI34(din[34]),
|
.DI34(din[34]),
|
||||||
// .DI35(din[35]),
|
.DI35(din[35]),
|
||||||
// .ADW0(addr_w[0]),
|
.ADW0(addr_w[0]),
|
||||||
// .ADW1(addr_w[1]),
|
.ADW1(addr_w[1]),
|
||||||
// .ADW2(addr_w[2]),
|
.ADW2(addr_w[2]),
|
||||||
// .ADW3(addr_w[3]),
|
.ADW3(addr_w[3]),
|
||||||
// .ADW4(addr_w[4]),
|
.ADW4(addr_w[4]),
|
||||||
// .ADW5(addr_w[5]),
|
.ADW5(addr_w[5]),
|
||||||
// .ADW6(addr_w[6]),
|
.ADW6(addr_w[6]),
|
||||||
// .ADW7(addr_w[7]),
|
.ADW7(addr_w[7]),
|
||||||
// .ADW8(addr_w[8]),
|
.ADW8(addr_w[8]),
|
||||||
// .DO0 (dout[0]),
|
.DO0 (dout[0]),
|
||||||
// .DO1 (dout[1]),
|
.DO1 (dout[1]),
|
||||||
// .DO2 (dout[2]),
|
.DO2 (dout[2]),
|
||||||
// .DO3 (dout[3]),
|
.DO3 (dout[3]),
|
||||||
// .DO4 (dout[4]),
|
.DO4 (dout[4]),
|
||||||
// .DO5 (dout[5]),
|
.DO5 (dout[5]),
|
||||||
// .DO6 (dout[6]),
|
.DO6 (dout[6]),
|
||||||
// .DO7 (dout[7]),
|
.DO7 (dout[7]),
|
||||||
// .DO8 (dout[8]),
|
.DO8 (dout[8]),
|
||||||
// .DO9 (dout[9]),
|
.DO9 (dout[9]),
|
||||||
// .DO10(dout[10]),
|
.DO10(dout[10]),
|
||||||
// .DO11(dout[11]),
|
.DO11(dout[11]),
|
||||||
// .DO12(dout[12]),
|
.DO12(dout[12]),
|
||||||
// .DO13(dout[13]),
|
.DO13(dout[13]),
|
||||||
// .DO14(dout[14]),
|
.DO14(dout[14]),
|
||||||
// .DO15(dout[15]),
|
.DO15(dout[15]),
|
||||||
// .DO16(dout[16]),
|
.DO16(dout[16]),
|
||||||
// .DO17(dout[17]),
|
.DO17(dout[17]),
|
||||||
// .DO18(dout[18]),
|
.DO18(dout[18]),
|
||||||
// .DO19(dout[19]),
|
.DO19(dout[19]),
|
||||||
// .DO20(dout[20]),
|
.DO20(dout[20]),
|
||||||
// .DO21(dout[21]),
|
.DO21(dout[21]),
|
||||||
// .DO22(dout[22]),
|
.DO22(dout[22]),
|
||||||
// .DO23(dout[23]),
|
.DO23(dout[23]),
|
||||||
// .DO24(dout[24]),
|
.DO24(dout[24]),
|
||||||
// .DO25(dout[25]),
|
.DO25(dout[25]),
|
||||||
// .DO26(dout[26]),
|
.DO26(dout[26]),
|
||||||
// .DO27(dout[27]),
|
.DO27(dout[27]),
|
||||||
// .DO28(dout[28]),
|
.DO28(dout[28]),
|
||||||
// .DO29(dout[29]),
|
.DO29(dout[29]),
|
||||||
// .DO30(dout[30]),
|
.DO30(dout[30]),
|
||||||
// .DO31(dout[31]),
|
.DO31(dout[31]),
|
||||||
// .DO32(dout[32]),
|
.DO32(dout[32]),
|
||||||
// .DO33(dout[33]),
|
.DO33(dout[33]),
|
||||||
// .DO34(dout[34]),
|
.DO34(dout[34]),
|
||||||
// .DO35(dout[35]),
|
.DO35(dout[35]),
|
||||||
// .ADR0(addr_r[0]),
|
.ADR0(addr_r[0]),
|
||||||
// .ADR1(addr_r[1]),
|
.ADR1(addr_r[1]),
|
||||||
// .ADR2(addr_r[2]),
|
.ADR2(addr_r[2]),
|
||||||
// .ADR3(addr_r[3]),
|
.ADR3(addr_r[3]),
|
||||||
// .ADR4(addr_r[4]),
|
.ADR4(addr_r[4]),
|
||||||
// .ADR5(addr_r[5]),
|
.ADR5(addr_r[5]),
|
||||||
// .ADR6(addr_r[6]),
|
.ADR6(addr_r[6]),
|
||||||
// .ADR7(addr_r[7]),
|
.ADR7(addr_r[7]),
|
||||||
// .ADR8(addr_r[8]),
|
.ADR8(addr_r[8]),
|
||||||
// .CER(1),
|
.CER(1),
|
||||||
// .CEW(1),
|
.CEW(1),
|
||||||
// .CLKR(read_clk),
|
.CLKR(read_clk),
|
||||||
// .CLKW(write_clk),
|
.CLKW(write_clk),
|
||||||
//
|
.CSW1(0),
|
||||||
//
|
.CSW2(0),
|
||||||
// );
|
.CSW3(0),
|
||||||
// `else
|
.CSR1(0),
|
||||||
reg [35:0] ram [2**9];
|
.CSR2(0),
|
||||||
|
.CSR3(0),
|
||||||
|
);
|
||||||
|
`else
|
||||||
|
reg [35:0] ram [2**9]/*verilator public*/;
|
||||||
|
|
||||||
`ifndef YOSYS
|
`ifndef YOSYS
|
||||||
initial begin
|
initial begin
|
||||||
|
|
@ -125,5 +129,5 @@ module lineram (
|
||||||
always @(posedge read_clk) begin
|
always @(posedge read_clk) begin
|
||||||
dout <= ram[addr_r];
|
dout <= ram[addr_r];
|
||||||
end
|
end
|
||||||
// `endif
|
`endif
|
||||||
endmodule
|
endmodule
|
||||||
|
|
|
||||||
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